fpga.love
EN App
知识库›Vivado 报错词典›BD 41-1753

ERROR: [BD 41-1753]

MIPI CSI-2 接收子系统示例综合失败

IP 与 Block Design 已闭环 Vivado 2020.2 / Windows 10 / ZCU102 / LI-IMX274MIPI-FMC

一句话结论:缩短工程路径可解决该综合失败问题。

现象

在 C:\Users\jerry\Desktop\xilinx_workspace 目录下综合失败,换到 D:\camera 目录则成功。

报错原文

WARNING: [BD 41-1753] The name 'axis_register_slice_vprocss' you have specified is long. The Windows OS has path length limitations. It is recommended you use shorter names(less than 25 characters) to reduce the likelihood of issues when/if running on windows OS.

根因

Windows 路径长度限制,工程路径过长导致综合失败。

可尝试的处理步骤

结论

缩短工程路径可解决该综合失败问题。

本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00008UcZNkSAN/mipi-csi2-receiver-subsystem-l…

同一工具下的相关错误码

Common 17-39 Vitis 导入 SDK 双核工程失败Common 17-1548 DDR4 DRAM IP 开发中 dbg_hCommon 17-55 旧版BIST示例设计在Vivado 2021BD 41-237 write_bd_tcl 生成的脚本导致 FBD 41-2168 运行连接自动化时报Common 17-161BD 41-6 MIG 的 blockdesign 复制导入
就这个报错继续问 AI → ← 返回 Vivado 报错词典