MPSoC PS trace 时钟脉宽时序错误
IP 与 Block Design 社区未闭环 Vivado 2019.1.3 / 2018.3 / 2022.1，Zynq UltraScale+ MPSoC
一句话结论：EMIO Trace 时钟应按 125MHz 上限配置，并注意 BD 端口频率匹配
pl_ps_trace_clk 设 250MHz 时 pl_clk0 报脉宽时序违例，trace_clk_out 为 125MHz
ERROR: [BD 41-238] Port/Pin property FREQ_HZ does not match between /O_TRACE_CLK(100000000) and /zynq_ultra_ps_e_0/trace_clk_out(50000000)
帖中未明确；回答称新版工具对 EMIO Trace 时钟做了修正，DBG_TRACE 与 pl_clk0 应设为 125MHz，DS925 Table-33 给出 FEMIOTRACECLK 最大 125MHz
EMIO Trace 时钟应按 125MHz 上限配置，并注意 BD 端口频率匹配
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006o7bSVSAY/mpsoc-ps-trace-clock-has-pulse…