封装与引脚约束已闭环原帖 7 个回答 · 816 次浏览|器件：Vivado / XC7Z020-1CLG484
一句话结论：封装引脚延迟非零，可用 Vivado 的 link_design 与 write_csv 自行导出
询问 XC7Z020-1CLG484 等 Zynq-7000 DDR 控制器的封装引脚时序偏移是否发布或全为零
封装引脚延迟不为零，源于连接倒装芯片裸片与外部封装连接的基板走线存在小幅延迟
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0qjESAR/zynq7000-ps-ddr3l-package-pin-delays
相关标签：Zynq-7000 · DDR3L · package_delay · Vivado
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