时序与实现已闭环原帖 9 个回答 · 1.24K 次浏览|器件：xczu19eg-ffvc1760-2-e / Vivado 2020.1 / Vitis 2020.1
一句话结论：配置GEM_CLK_CTRL并在时钟锁定后释放IP复位可解决该问题
Zynq GEM FIFO接口时钟FREQ_HZ硬编码为100MHz，自定义IP出现时序问题
自定义IP在GEM寄存器配置期间未被保持复位，需在配置完成且GEM RX/TX时钟锁定后再释放复位
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0nJCSAZ/zynq-gem-fifo-interface-gem-freqhz-incosistencie
相关标签：Zynq · GEM · FIFO · reset
就这个问题继续问 AI → ← 返回 AMD 社区问答速查