Zynq block design 不识别 SV 模块改动

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 440 次浏览|器件：Vivado v2023.2 (64-bit) / Zynq

现象

修改 SystemVerilog 模块后综合仍使用旧结果，综合窗口显示 out-of-date

根因

帖中未明确（提问者猜测 BD 侧工具无法解析 SystemVerilog 导致漏检层级深处改动；有回答称已在最新版本修复）

可尝试的处理步骤

• 修改 SV 模块并保存
• 切换到 Project Manager 或 IP Integrator 视图
• 修改 Verilog wrapper 中的注释并保存，出现 "Module references are out-of-date. Refresh Changed Modules" 提示
• 在 Sources 视图右键 bd 文件，reset all output products
• 重新运行综合/实现/生成比特流

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