Zynq PS 配置社区未闭环原帖 9 个回答 · 574 次浏览|器件：Zynq 7000 / ADF5901 / Samtec连接器
一句话结论：讨论未定论，怀疑板级走线/端接问题，需改PLL频率验证
10MHz SPI CLK正电平上叠加100MHz PLL时钟，脉冲串末尾消失
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007dhBzASAU/zynq-7000-spi-clk-output-10mhz-has-the-pll-100mh
相关标签：Zynq7000 · SPI · PLL · signal_integrity
就这个问题继续问 AI → ← 返回 AMD 社区问答速查