封装与引脚约束已闭环原帖 9 个回答 · 203 次浏览|器件：Vivado Enterprise 2023.1 / ZCU111
一句话结论：改用 IBUFDS 差分输入并加周期约束后设计正常工作
实现后出现 methodology 错误，时钟引脚 AM15 配置有问题
100MHz 时钟为 LVDS 差分标准，需用差分输入缓冲并接入 _p/_n 两端
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000h9hex0AA/zcu111-pin-assignment-and-clocking
相关标签：ZCU111 · clocking · IBUFDS · LVDS
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