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Virtex 5用400MHz外部晶振有时序问题吗？

时序与实现社区未闭环原帖 9 个回答 · 362 次浏览|器件：Virtex-5 XC5VLX50 / 400MHz外部晶振

一句话结论：BUFIO和PLL输入可支持400MHz，需按ds202规格设计并做时序分析

现象

用户担心Virtex 5 XC5VLX50在400MHz外部晶振下时钟无法工作

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007FSdzASAT/xilinx-virtex-5-timing-issue-with-400mhz-externa

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相关标签：Virtex-5 · timing · BUFIO · clock

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