以太网与网络已闭环原帖 9 个回答 · 490 次浏览|器件：VCS / DDR4 PHY-only IP / Vivado DDR4 RDIMM模型（错误码：BG:0 B:0 must be activated prior to cmdWR C:0）
一句话结论：修正generate中错误的bg连接后，两个PHY实例仿真正常
第二个DDR4 PHY实例每条命令均触发断言失败，写数据未正确写入
generate中一处连接错误，bg信号连接有误
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007ANHleSAH/xilinx-vcs-simulate-assertion-failed-wrongly-wit
相关标签：DDR4 · VCS · simulation · assertion
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