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知识库›AMD 社区问答速查›RTL Kernel 用户模块与互连模块时序违例如何展平层次

RTL Kernel 用户模块与互连模块时序违例如何展平层次

时序与实现社区未闭环原帖 9 个回答 · 410 次浏览|器件：Vitis / RTL Kernel

一句话结论：建议检查 flatten_hierarchy 设置并参考文档添加编译命令

现象

250MHz 目标下 AXI 接口约 7ns 时序违例，布线路径效率低

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpPg7SAE/when-using-rtl-kernel-timing-violation-between-u

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相关标签：Vitis · RTL Kernel · Timing · flatten_hierarchy

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