封装与引脚约束已闭环原帖 9 个回答 · 1.06K 次浏览|器件：原帖未注明
一句话结论：收发器TX/RX为CML，参考时钟可为LVDS/LVPECL/HCSL
用户询问PCIe和SRIO的REFCLK及RX/TX引脚应使用何种IOSTANDARD
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0YPBSA3/whats-the-iostandard-of-pcie-refclk-and-rxtx-
相关标签：PCIe · SRIO · IOSTANDARD · CML
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