fpga.love
EN App
知识库›AMD 社区问答速查›BUFG_GT的CE和CLR端口应如何连接以解决DRC BFGTL-1警告？

BUFG_GT的CE和CLR端口应如何连接以解决DRC BFGTL-1警告？

Vivado 报错与许可已闭环原帖 9 个回答 · 1.04K 次浏览|器件：Vivado / Aurora 64b66b / GTH / BUFG_GT（错误码：DRC BFGTL-1）

一句话结论：仅连接BUFG_GT的输入和输出，其余由Vivado处理

现象

实现阶段出现DRC BFGTL-1 bad_BUFG_GT_muxing关键警告，涉及BUFG_GT的CE和CLR引脚连接不一致

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006ljC3jSAE/what-do-i-have-to-connect-to-bufggt-design-eleme

相关资料

route_design报10734信号拥塞未布通怎么办Vivado中传感器demosaic IP无法综合如何解决？Vivado 2020.2 打开 block design 时崩溃如何解决

相关标签：BUFG_GT · DRC · Aurora · Vivado

就这个问题继续问 AI → ← 返回 AMD 社区问答速查