Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 724 次浏览|器件：Vivado / Alveo V80 / xcv80-lsva4737-2MHP-e-S（错误码：DRC IOCNT-2）
一句话结论：PCIe IP只需连接时钟、复位和gtx/grx到管脚，其余信号不应引出到顶层端口
Implementation报DRC IOCNT-2，2944个XP-only I/O端口未布局，器件仅剩660个XP引脚
帖中未明确；回答4指出wrapper中大量位宽很大的Interface信号直接接到管脚导致管脚数不够，回答5称PCIe只需连接时钟、复位和gtx/grx到管脚
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008Z0Dg7SAF/%E6%88%91%E5%9C%A8%E4%BD%BF%E7%94%A8vivado%E6%90
相关标签：Vivado · Alveo V80 · PCIe · DRC
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