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知识库›AMD 社区问答速查›Vivado中ZYNQ PS DDR4地址引脚为何分配A0-A17？

Vivado中ZYNQ PS DDR4地址引脚为何分配A0-A17？

封装与引脚约束已闭环原帖 9 个回答 · 277 次浏览|器件：Vivado / xczu1cg-sfvc784-2-i

一句话结论：属预期行为，A17拉低即可，不影响DDR功能

现象

配置17位行地址，Vivado却分配A0到A17共18位地址总线

根因

PS侧DDR控制器为硬核IP，引脚固定，始终提供完整A0-A17地址总线，与具体存储配置无关

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001SV5q6KAD/vivado-zynq-ddr4-pin-row-column-pin-assignment-q

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相关标签：Zynq UltraScale+ · DDR4 · PS DDR · pinout

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