fpga.love
EN App
知识库›AMD 社区问答速查›ISERDESE3 DDR模式1000MHz时钟为何报625MHz超规格？

ISERDESE3 DDR模式1000MHz时钟为何报625MHz超规格？

Vivado 报错与许可已闭环原帖 9 个回答 · 416 次浏览|器件：VIVADO / Zynq UltraScale+ MPSoC

一句话结论：1000MHz时钟在DDR下数据率达2000MHz，超出625MHz时钟上限

现象

VIVADO时序检查报ISERDESE3周期超规格critical warning

根因

CLK为1000MHz时DDR接口数据率为2000MHz，超过CLK最高625MHz（DDR对应1250Mbps）的限制

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007H6LggSAF/vivado-report-critical-warning-for-iserdese3-per

相关资料

route_design报10734信号拥塞未布通怎么办Vivado中传感器demosaic IP无法综合如何解决？Vivado 2020.2 打开 block design 时崩溃如何解决

相关标签：ISERDESE3 · LVDS · DDR · timing

就这个问题继续问 AI → ← 返回 AMD 社区问答速查