时序与实现已闭环原帖 9 个回答 · 1.49K 次浏览|器件：Vivado / Zynq UltraScale+ PS / GMII to RGMII IP
一句话结论：用2.667周期约束覆盖自动生成的2.666可消除误报违例
125MHz时钟的Min Period、Low/High Pulse Width时序检查报违例
375MHz周期为2.6循环小数，PS自动约束取2.666而GMII-RGMII IP的ooc xdc取2.667，取整不一致导致时序失败
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpSPtSAM/vivado-generates-incorrect-pulse-width-timing-vi
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