Zynq PS 配置社区未闭环原帖 9 个回答 · 1.37K 次浏览|器件：Vivado 2019.2 / Zynq7 Processing System
一句话结论：需确认仿真使用 Zynq VIP 模型而非 black box 文件，问题最终未解决
综合后功能仿真中 FCLK_CLK0 为 X、FCLK_RESET0_N 为 Z，综合无报错
帖中未明确；回答推测仿真环境有误，应使用 SystemVerilog 模型（Zynq VIP IP）而非 Zynq IP 的 black box 文件
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006xpSa9SAE/vivado-20192-zynq7-processing-systems-reset-fclk
相关标签：Vivado · Zynq7 · Simulation · VIP
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