时序与实现社区未闭环原帖 9 个回答 · 357 次浏览|器件:Vitis 2022.1 / AI Engine / Module_03_pl_kernels
一句话结论:增加迭代后出现时序问题,帖中未给出有效解决方案
增加迭代循环后设计报时序错误,无法生成.xsa;II设为2时仅能运行不到3次迭代
帖中未明确
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00005eZOToSAO/vitistutorialsaienginedevelopmentdesigntutorials
相关标签:Vitis · AI_Engine · timing · HLS
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