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Vitis HLS 2020.2 中流水线 atan2 出现严重时序问题

时序与实现社区未闭环原帖 9 个回答 · 756 次浏览|器件：Vitis HLS 2020.2 / Vivado HLS 2019.2 / KCU105，时钟目标 10.00ns

一句话结论：调整 II 或封装 atan2 可规避时序问题，根因未明确

现象

Vivado HLS 2019.2 代码迁移到 Vitis HLS 2020.2 后，流水线 hls::atan2 综合后时序无法收敛

根因

帖中未明确

可尝试的处理步骤

注释掉 for 循环的 pipeline pragma，设计满足时序，且 hls::atan2 以 II=1 流水
将 hls::atan2 封装为带 INLINE OFF 和 PIPELINE II=1 的 testFunc 后 Export IP，Final Timing 满足时序
恢复原代码但把 II 改为 1，Export IP 后 Final Timing 满足时序
尝试 II=2，Final Timing 也满足时序
在 <solution name>/impl/verilog/project.xpr 中查看失败路径，位于 grp_atan2_cordic_float_s_fu_68 内部寄存器之间
尝试增大 for 循环的 II 值

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHqr3SAC/vitis-hls-20202-significant-timing-issues-with-p

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相关标签：Vitis_HLS · atan2 · timing · pipeline

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