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Vitis报FSBL退出断点未命中如何排查

FSBL 与启动镜像社区未闭环原帖 9 个回答 · 7.62K 次浏览|器件：Vitis 2020.1 / Zynq UltraScale+ ZU11 / USB Platform Cable II

一句话结论：需检查Isolation/Secure Debug设置及DDR、PLL配置，并确认BDF版本匹配

现象

Vitis启动调试时报FSBL退出断点60秒内未命中，继续后出现0x0内存写错误

根因

帖中未明确；回答推测与FSBL启用Isolation未开Secure Debug、DDR控制器或PLL配置错误有关

可尝试的处理步骤

在Vivado PS Config Wizard高级模式中启用Isolation Configuration并勾选Enable Secure Debug
在调试配置中改用psu_init进行目标初始化替代FSBL
注释掉psu_apply_master_tz()、psu_ddr_protection()、psu_ocm_protection()、psu_fpd_protection()、psu_lpd_protection()后重新编译FSBL
确认Vivado工程使用与开发板版本匹配的Board Definition File

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpNdTSAU/vitis-error-exit-breakpoint-of-fsbl-not-hit

相关资料

FSBL_PPK_FAILURE_ERROR 是什么问题？BootROM执行期间500MHz限制何时可解除？pmu-firmware/fsbl-firmware do_configure 执行错误

相关标签：Vitis · FSBL · Zynq UltraScale+ · DDR

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