时序与实现社区未闭环原帖 9 个回答 · 384 次浏览|器件：Vivado / Versal / Virtex US+
一句话结论：问题被复现但根因未定，AMD 工程师请求提供小型测试用例
同一逻辑用三种常量赋值写法，Versal 时序违例在 0 到 1517 之间变化，US+ 始终为 0
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007jYcYtSAK/versal-timing-violations-from-changing-constant-
相关标签：Versal · timing · Vivado · Verilog
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