Versal PCIe Gen4x4设计ch0_txoutclk时序失败

PCIe / XDMA已闭环原帖 9 个回答 · 194 次浏览|器件：Versal HBM SOC XCVH1782-LSVA4737-2MP-E-S / Versal Adaptive SoC Integrated Block for PCI Express (1:0)

一句话结论：对LTSSM输出添加multicycle path约束可消除该时序问题

现象

添加无关时钟域逻辑后，ch0_txoutclk 2ns时钟域时序失败

帖中未明确

对LTSSM输出添加multicycle path约束：set_multicycle_path -from [get_pins -hierarchical -filter {NAME =~ "*/with_ff_chain.ff_chain_gen[0].sync_rst.ff_chain_reg[1][*]/C"}] -to [get_pins -hierarchical -filter {NAME =~ "slr*/*/PCIELTSSM[*]"}] 2
添加hold约束：set_multicycle_path -from [get_pins -hierarchical -filter {NAME =~ "*/with_ff_chain.ff_chain_gen[0].sync_rst.ff_chain_reg[1][*]/C"}] -to [get_pins -hierarchical -filter {NAME =~ "slr*/*/PCIELTSSM[*]"}] 1 -hold
尝试将PCIE5和GTYP移到另一个site，问题暂时消失

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000wp59e0AA/versal-pcie-gen4x4-working-design-often-fails-ti