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UltraScale+ PCIe IP 每个 TLP 只有 2 个 DW 怎么办

IP 打包与升级已闭环原帖 9 个回答 · 956 次浏览|器件：Vivado 2018.3 / UltraScale+ PCIe Integrated Block IP / Red Hat Enterprise Linux 7

一句话结论：用 ioremap_wc 映射 BAR 后 write combining 生效，可提升每 TLP 数据量

现象

基于 PCIe Integrated Block IP 设计时，每个 TLP 仅含 2 个 DW，远低于预期

根因

CPU 通过 PCIe 只能直接执行字长操作，64 位系统下 memcpy_toio/fromio 每次仅 2 个 DW；且 DevCtl 中实际 MaxPayload 为 256 字节而非 1024

可尝试的处理步骤

检查 DevCtl 中当前配置的 MaxPayload Size
将 BAR0 在 IP 配置中设为 prefetchable
在主机内核代码中用 ioremap_wc 映射 BAR 以启用 write combining
如需大块传输，改用 DMA 由 FPGA 发起读写请求

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpWnRSAU/ultrascale-pcie-integrated-block-ip-only-has-2-d

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相关标签：PCIe · UltraScale+ · TLP · write-combining

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