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知识库›AMD 社区问答速查›UltraScale+ PCIe EP示例设计链路训练无法完成

UltraScale+ PCIe EP示例设计链路训练无法完成

PCIe / XDMA已闭环原帖 9 个回答 · 991 次浏览|器件：Vivado 2019.1 / UltraScale+ MPSoC Zynq

一句话结论：发帖人最终自行修复，但未说明具体根因

现象

链路训练无法完成，LLSSM停在Configuration state 8不再前进

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpKEKSA2/ultrascale-pcie-ep-example-design-problem-in-lin

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