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UltraScale+ OSERDESE3 宽接口时序偏斜检查报错

时序与实现社区未闭环原帖 9 个回答 · 484 次浏览|器件：UltraScale+ XCVU19P / Vivado

一句话结论：用 BUFGCE 替代 1 分频 BUFGCE_DIV 后时序通过，原因待解释

现象

1680 个 OSERDESE3 端点全部时序失败

根因

帖中未明确；改用 1 个 BUFGCE 加 1 个 BUFGCE_DIV(4 分频) 替代两个 BUFGCE_DIV 后时序通过，原因未解释

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0tvHSAR/ultrascale-oserdese3-skew-check-error-in-timing-

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相关标签：OSERDESE3 · UltraScale+ · BUFGCE_DIV · Timing

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