时序与实现社区未闭环原帖 8 个回答 · 240 次浏览|器件：UltraScale+
一句话结论：IODELAY3级联与端口位置约束冲突原因帖中未明确
约束端口位置失败，报告有31个位置约束失败
帖中未明确；回答仅提出IODELAY3级联时该IO下pin不能布其他信号的猜测，提问者反馈两级级联也冲突，未得结论
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ000017hTt40AE/%E5%9C%A8%E4%BD%BF%E7%94%A8ultralscale-plus%E6%9
相关标签：UltraScale+ · IODELAY3 · cascade · pin_constraint
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