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知识库›AMD 社区问答速查›ZCU102上部署三核DPU TRD出现时序失败

ZCU102上部署三核DPU TRD出现时序失败

时序与实现社区未闭环原帖 9 个回答 · 497 次浏览|器件：Vivado 2019.1 / ZCU102 / DPU TRD 2019.1

一句话结论：三核DPU配置下时序未收敛，帖中无解决方案

现象

综合实现后约2k端点不满足时序要求

根因

帖中未明确

可尝试的处理步骤

下载zcu102-dpu-trd-2019-1-190809.zip
修改pl/scripts/trd_prj.tcl第75行为dict set dict_prj dict_param DPU_NUM {3}
在Vivado 2019.1中运行综合与实现，分别使用Flow_PerfOptimized_high和Performance_ExplorePostRoutePhysOpt策略

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpWl4SAE/try-to-deploy-dpu-trd-on-zcu102-but-encountered-

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相关标签：DPU · ZCU102 · timing · Vivado

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