时序与实现社区未闭环原帖 9 个回答 · 1.05K 次浏览|器件：Vivado / 7系列及以上器件 / MMCM
一句话结论：当前MMCM加BUFG方案下setup与hold裕量之和为负，静态时序无法收敛。
240MHz DDR ADC输入接口setup slack为-1.945ns，hold slack为+1.363ns，两者之和为负。
输入有效窗口仅约1.22ns，MMCM去偏斜带来的负时钟偏斜使setup裕量恶化，当前MMCM加BUFG的捕获方案无法满足时序。
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHkxFSAS/timing-fails-for-ddr-centeraligned-double-data-r
相关标签：DDR · input_delay · MMCM · timing
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