时序与实现已闭环原帖 6 个回答 · 433 次浏览|器件：原帖未注明
一句话结论：可用-add创建3个生成时钟并用set_clock_groups物理互斥隔离
通过DRP切换三种收发器带宽，同一参考时钟下TXUSRCLK/RXUSRCLK随之改变，不知如何设置其时序约束
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000076bFE3SAM/timing-constrain-setting-of-drp-txusrclk-txusrcl
相关标签：DRP · TXUSRCLK · create_generated_clock · set_clock_groups
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