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ZCU102上三核DPU TRD时序无法收敛怎么办

时序与实现社区未闭环原帖 9 个回答 · 391 次浏览|器件：Vivado 2019.1 / ZCU102 / DPU TRD 2019.1

一句话结论：三核DPU配置下时序失败，帖中无人给出解决方案

现象

综合实现后约2k端点不满足时序要求

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpLPvSAM/timing-closure-issue-with-the-latest-xilinx-dpu-

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相关标签：DPU · ZCU102 · timing closure · Vivado

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