时序与实现社区未闭环原帖 9 个回答 · 929 次浏览|器件：Vivado / Artix 7 15T
一句话结论：回答认为是RTL设计问题导致优化，但提问者未确认解决
部分赋值语句未被综合实现，综合结果与预期不符，时序差异大
帖中未明确；回答1认为是RTL设计问题，选择信号恒为0导致寄存器被优化，建议修改RTL并用testbench验证
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000073GzqaSAC/synthesis-results-changes-and-big-timing-differe
相关标签：Vivado · Synthesis · RTL · Optimization
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