时序与实现已闭环原帖 9 个回答 · 657 次浏览|器件：Vivado 2016.3 / Kintex UltraScale xcku040-fbva676-1-c
一句话结论：警告导致后续信号全变X，用户认为模型检查有误，可自行移除模型中的宽度检查
设计通过时序分析，但时序仿真中信号变为未定义('X')并报宽度检查警告
帖中未明确；讨论指向 FDSE.v 中同步置位(S)引脚的 $width 检查在计数器跳变毛刺时触发警告，导致信号变X
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006lLhBWSA0/strange-error-in-vivado-20163-postimplementation
相关标签：Vivado · timing-simulation · FDSE · glitch
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