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PYNQ-Z1上LeNet的I/O与block design问题

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 506 次浏览|器件：PYNQ-Z1

一句话结论：帖中未给出结论

现象

HLS综合与C/RTL仿真通过，导出IP做block design后遇到接口问题

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpkKUSAY/some-issue-with-io-and-block-design-with-the-pyn

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相关标签：PYNQ-Z1 · HLS · AXI4 · block design

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