时序与实现已闭环原帖 9 个回答 · 982 次浏览|器件：Vivado
一句话结论：输出正确，问题在测试平台时序，需避免数据与时钟同沿变化
实现后时序仿真中32位加法器输出错误，仅第一组输入结果正确
测试平台在时钟边沿同时改变输入数据，违反建立/保持时间，导致采样到混合值
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpS7zSAE/simple-adder-returns-wrong-result-in-postimpleme
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