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Microblaze与自定义IP共享L2缓存问题

IP 打包与升级已闭环原帖 9 个回答 · 561 次浏览|器件：Microblaze / System Cache / Nexys 4 DDR

一句话结论：问题已解决；缓存适用于外部存储器较慢或延迟较大的场景

现象

在自定义IP与BRAM之间加入System Cache后，ILA无法观察到来自自定义IP的数据

根因

提问者误观察System Cache的master端口而非slave端口，且测试程序未使缓存填满；另因AxCACHE字段将自定义IP从AXI4 LITE改写为AXI4

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHktYSAS/shared-l2-cache-system-cache-between-microblaze-

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相关标签：MicroBlaze · System Cache · AXI4 · BRAM

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