时序与实现社区未闭环原帖 9 个回答 · 499 次浏览|器件：Vivado / xc7z045tffg676-2 Zynq
一句话结论：问题未解决，IP 内部进位链导致时序失败，加寄存器未能消除
CORDIC IP 内部长进位链导致时序失败近 1ns，空白设计也偶发失败
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007FSaSHSA1/my-cordic-fails-timing-what-speed-should-i-expec
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