封装与引脚约束已闭环原帖 9 个回答 · 813 次浏览|器件：UltraScale+ / ZCU102 / Vivado
一句话结论：SLVS_400_18不被支持，应改用MIPI_DPHY_DCI（VCCO=1.2V）
为mipi_csi2_rx_subsyst数据/时钟lane设置SLVS_400_18约束后Vivado报均衡相关错误，禁用均衡仍报错
MIPI D-PHY RX IP引脚必须使用MIPI_DPHY_DCI，IP按线速率设置EQ_LEVEL，而SLVS_400不支持该均衡配置故报错
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006X3oITSAZ/mipicsi2rxsubsyst-with-slvs40018-iostandard
相关标签：MIPI_CSI2_RX · SLVS_400_18 · MIPI_DPHY_DCI · UltraScale+
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