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MIPI CSI-2 TX/RX IP 仿真示例 WC 值异常

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 664 次浏览|器件：MIPI CSI2 TX subsystem 示例仿真设计

一句话结论：发帖人称问题已解决，但未说明解决方法。

现象

仿真中 WC(tuser[63-48]) 等于每行像素数而非像素数×每像素位数/8，RX video_out_tdata 提前结束，每行仅 21 像素。

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006lKcysSAC/mipi-csi2-txrx-ip-core-simulation-example-wc-val

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相关标签：MIPI CSI-2 · simulation · WC · tuser

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