MIPI CSI2 TX 示例在 Xcelium 中 VHDL 仿真编译失败

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 352 次浏览|器件：Cadence Xcelium / MIPI CSI2 Example

现象

编译 VHDL 时出错，MIPI CSI2 示例仿真无法进行

根因

帖中未明确

可尝试的处理步骤

• 确认 Xcelium 是否支持混合语言（Verilog HDL 和 VHDL）
• 若支持，先用 Vivado 构建仿真库

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