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Modelsim PE 仿真 Zynq-7000 VIP 内存分配失败

Zynq PS 配置已闭环原帖 9 个回答 · 663 次浏览|器件：Vivado 2017.4 / Modelsim PE 10.6c / Zynq-7000 VIP

一句话结论：改用 Vivado Simulator 可解决内存分配失败，升级 2018.1 并调整顶层结构后问题关闭

现象

Modelsim PE 10.6c 仿真 Zynq VIP 约10秒内因内存分配失败退出，分配大小恰为0x80000010和0x80000000

根因

帖中未明确；回答指出 Zynq VIP 基于 AXI VIP，内置不可关闭的时序随机化特性，并非所有仿真器都支持

可尝试的处理步骤

用 Vivado 2017.4 生成 base_zynq 示例设计
执行 export_simulation -simulator modelsim -of_objects [get_cells base_zynq_i] -lib_map_path c:/mti_libs/mtipe106/ -export_source_files -32bit
在 Modelsim 中创建 modelsim_lib 目录
执行 do compile.do 编译
执行 do simulation.do 启动仿真
改用 Vivado Simulator 后内存分配失败消失
将工程从 2017.4 升级到 2018.1
以 SystemVerilog 为顶层仅驱动 VIP，将 VHDL 仿真顶层实例化在其下

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpgwjSAA/memory-allocation-failure-simulating-zynq7000-vi

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相关标签：Zynq-7000 · VIP · Modelsim · simulation

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