Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 241 次浏览|器件：K7-325T / Vivado block design / AXI interconnect / DDR IP
一句话结论：低位256bit数据在interconnect到DDR IP间变为0，原因未确定
512bit转256bit后首次突发写数据全为0，第二次才正确
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008fzzG1SAI/%E6%82%A8%E5%A5%BD%E6%88%91%E4%BD%BF%E7%94%A8lbl
相关标签：AXI · FDMA · DDR · data width conversion
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