封装与引脚约束已闭环原帖 9 个回答 · 538 次浏览|器件：Vivado
一句话结论：可用Vivado层次化设计的Module Analysis flow获取实现后利用率
综合阶段Vivado将子功能输入输出映射到FPGA的I/O，导致测量失真，实现阶段因I/O数量过多报错失败
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpe2VSAQ/implementing-a-subfunction-without-pin-assignmen
相关标签：Vivado · Module Analysis · Hierarchical Design · Implementation
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