时序与实现社区未闭环原帖 9 个回答 · 367 次浏览|器件：Zynq-7000 / Vivado
一句话结论：可通过修改RTL或综合策略改善时序，但移除err后阶跃响应变差
IIR双二阶在75MHz无时序错误，80MHz出现时序错误
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000076eNNvSAM/iir-filter-results-in-a-timing-error-at-frequenc
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