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知识库›AMD 社区问答速查›IBERT示例设计中拉高IO引脚导致RXUSRCLK脉宽时序违例

IBERT示例设计中拉高IO引脚导致RXUSRCLK脉宽时序违例

时序与实现社区未闭环原帖 9 个回答 · 448 次浏览|器件：UltraScale+ / IBERT / Vivado

一句话结论：问题未解决，仅建议提交工程归档并参考类似帖子

现象

修改无关IO引脚后出现RXUSRCLK脉宽时序违例

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpPrXSAU/ibert-example-design-ultascale-timing-violation-

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相关标签：IBERT · UltraScale+ · timing violation · RXUSRCLK

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