Vivado 报错与许可社区未闭环原帖 6 个回答 · 349 次浏览|器件：Vivado 2021.2
一句话结论：先修复 clk_out1_axi 上的时序违例，可尝试更换实现策略
生成比特流后时序摘要出现严重警告，程序无法连接 FPGA，teraterm 无输出
clk_out1_axi 时钟上有 700 多条失败路径，需展开查看并修复；以太网 IP 自带 xdc 文件
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006ustl0SAA/i-made-a-block-design-in-vivado-design-20212-and
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