fpga.love
EN App
知识库›AMD 社区问答速查›如何让Block Design反映修改后的RTL代码？

如何让Block Design反映修改后的RTL代码？

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 436 次浏览|器件：Vivado 2022.2 / Versal

一句话结论：检查层级更新设置并刷新变更模块，必要时重建工程

现象

修改Verilog后重新编译生成的pdi与之前基本相同，更新未生效

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007bxPRZSA2/how-to-reflect-the-changed-rtl-code-in-a-block-d

相关资料

ARM Socrates生成的IPXACT文件无法被Vivado识别？自定义IP导致Vitis导出硬件工程构建失败？MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决

相关标签：Vivado · Block Design · RTL · Versal

就这个问题继续问 AI → ← 返回 AMD 社区问答速查