时序与实现社区未闭环原帖 9 个回答 · 510 次浏览|器件：Vivado
一句话结论：讨论未给出明确结论，建议提供具体设计示例
用户想用set_multicycle_path控制DDR数据在捕获时钟不同沿采样，尝试很久未成功
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008wRV76SAG/how-does-ddr-mode-change-the-capture-edge-of-tim
相关标签：DDR · timing_analysis · set_multicycle_path · Vivado
就这个问题继续问 AI → ← 返回 AMD 社区问答速查