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HLS IP 的 axi-lite 使用不同时钟产生跨时钟时序错误

时序与实现社区未闭环原帖 9 个回答 · 609 次浏览|器件：Vivado / HLS IP

一句话结论：问题未解决，帖中未给出明确根因或解决方案

现象

Vivado 实现时该 HLS IP 出现 inter-clock timing errors

根因

帖中未明确

可尝试的处理步骤

在 HLS pragma 中使用 #pragma HLS INTERFACE s_axilite register port=enable bundle=ctrl clock=ctrl_clk 指定 axi-lite 使用独立时钟
在 Vivado 设计中加入该 block 并实现工程

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000077sR1fSAE/hls-ip-block-axilite-with-different-clock-genera

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相关标签：HLS · AXI-Lite · inter-clock · timing

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