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VU690T 中 PCIe 与两个 DDR IP 同放时布局报错如何解决

PCIe / XDMA社区未闭环原帖 9 个回答 · 306 次浏览|器件：VU690T / Vivado 2022.2

一句话结论：可用 CLOCK_DEDICATED_ROUTE 约束绕过布局错误，但存在插入延迟波动等副作用

现象

两个 IP 单独布局成功，放在一起时出现布局错误，疑似 MMCM 冲突

根因

帖中未明确；回答提到 GT 与 MMCM 需位于同一时钟区域，否则只能使用 CLOCK_DEDICATED_ROUTE

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007uwMGiSAM/hi-i-would-like-to-know-when-i-use-vu690t-vivado

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相关标签：Vivado · PCIe · DDR · CLOCK_DEDICATED_ROUTE

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