DMA 传输已闭环原帖 9 个回答 · 551 次浏览|器件：Vivado 2020.2 / Kintex Ultrascale KU040
一句话结论：修改根端口 REF_CLK_FREQ 参数为2后可成功仿真250MHz
参考时钟改为250MHz后仿真无法完成，100MHz正常
示例设计 pcie3_uscale_rp_top.v 第532行将 REF_CLK_FREQ 硬编码为0(100MHz)，未传递 board.v 中的参数定义
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpQlBSAU/dma-subsystem-for-pci-express-41-simulation-fail
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